Full Custom IC - Logic Gate Lay-out.

 

File - New - Cellview.

 

 

Lay-out 생성.

 

 

Options - Display.

 

 

X, Y Snap Spacing 0.005

 

 

Instance I - nmos1v.

 

 

n-mos, p-mos

 

 

Edit - Hierarchy - Flatten.

n-mos, p-mos 분해 가능.

 

 

user level, Pcells.

 

 

 

NOT Gate 의 Circuit.

 

 

VIN 은 P-MOS 와 N-MOS 의 Gate 로 연결. (Poly)

VDD 는 P-MOS 의 Source 로 연결. (Metal)

VSS 는 N-MOS 의 Source 로 연결. (Metal)

P-MOS 와 N-MOS 의 Drain 은 N, P-MOS 로 연결. (Metal)

 

 

"Design Rule Check"

Assura - Run DRC

ex. Metal to Metal - 0.12um, Poly to Poly - 0.12um, Poly to Oxide - 0.1um.

 

 

"Layout Versus Schematic"

DRC 를 통과하면 LVS.

Layout 과 Schematic 비교.

 

 

 

 

PASS.