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C - Notes. 보호되어 있는 글입니다.
Microelectronics - MPT : Max Power Transfer. Equivalent Circuits 을 통해 Rth 와 Vth 를 구할 수 있었다. 이 때, 등가저항 Rth 와 부하저항 RL 이 같다면 부하에 최대 전력을 공급할 수 있는 조건이 만족된다. Vth = 10[Vdc], Rth = 100[ohm] 이면 다음과 같은 Schematic 을 그릴 수 있다. 부하저항이 0.1k 일 때, 최대 전력 250mW 가 전달된다. Rth 또한 0.1k 로 Rth 와 RL 이 서로 같으므로 Source 가 Load 에 최대 전력 250mW 를 전달한다는 것 확인할 수 있다. 등가저항 Rth 와 부하저항 RL 이 서로 같을 때, 부하에 공급되는 전력이 최대가 된다. 즉, 전원 측과 부하 측, 양방향의 저항 (임피던스) 이 서로 같은 'Impedance Matching' 이 이..
Microelectronics - Equivalent Circuit.
Quartus II project - Verilog HDL Design pptx.
Quartus II project - Uart Rx Segment [2]. `include"../simple_uart_tx/simple_uart_tx.v" module simple_uart_rx ( input clk, input reset_n, input rx, output [7:0] rx_data ); localparam IDLE = 0; localparam START = 1; localparam MID = 2; localparam D0 = 3; localparam D1 = 4; localparam D2 = 5; localparam D3 = 6; localparam D4 = 7; localparam D5 = 8; localparam D6 = 9; localparam D7 = 10; localparam STOP = 11; localparam STOP_1 = 12; reg rx_..
Quartus II project - Uart Rx Segment [1]. `include "../lab3_2/seven_segment_cntrl.v" `include "../simple_uart_rx/simple_uart_rx.v" module rx_seg( input clk, input reset_n, input rx, output seg_a, seg_b, seg_c, seg_d, seg_e, seg_f, seg_g, output seg_h, seg_i, seg_j, seg_k, seg_l, seg_m, seg_n ); wire [7:0] rxtx; simple_uart_rx uSimple_rx( .clk(clk), .reset_n(reset_n), .rx(rx), .rx_data(rxtx) ); seven_segment_cntrl uSeven_segment_cntrl1( ..
Quartus II project - Simple Uart Rx. Internal Loop-Back : 이전에 설계했던 SimpleUartTx 의 ASCII code 'X' 를 Rx 가 제대로 수신하는지만 확인한다. (Simulation Only) Clk : DE1 - SoC Board 의 default freqency 는 50Mhz 로 20ns 의 Clock Period 를 가진다. Bit Rate 115200bps 를 만족하기 위해선 1 Bit 를 전송할 때, 8680ns 가 필요하고 20ns 의 주기가 434 cycles 유지되어야 한다. f_det : Uart 는 기본적으로 IDLE 과 STOP 에서 1, START 에서 0 의 값을 가진다. Clock Signal 이 존재하는 않는 Asychronous system 에서 Data 의 송수신이 이뤄지기 위해 ST..
Quartus II Project - Falling Edge Detection. d_ff 을 통해서 Falling Edge 를 파악하고, Data 송수신의 Start bit 를 확인할 수 있다. module fdet( input clk, input reset_n, input rx, output f_det ); reg rx_reg; reg rx_delay1; reg rx_delay2; always @(posedge clk, negedge reset_n) begin if(!reset_n) begin rx_delay1

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