분류 전체보기 (142) 썸네일형 리스트형 Full Custom IC - Logic Gate Lay-out Results. 2NAND 2NOR 3NAND 3NOR 4NAND 4NOR Full Custom IC - Logic Gate Lay-out. File - New - Cellview. Lay-out 생성. Options - Display. X, Y Snap Spacing 0.005 Instance I - nmos1v. n-mos, p-mos Edit - Hierarchy - Flatten. n-mos, p-mos 분해 가능. user level, Pcells. NOT Gate 의 Circuit. VIN 은 P-MOS 와 N-MOS 의 Gate 로 연결. (Poly) VDD 는 P-MOS 의 Source 로 연결. (Metal) VSS 는 N-MOS 의 Source 로 연결. (Metal) P-MOS 와 N-MOS 의 Drain 은 N, P-MOS 로 연결. (Metal) "Design Rule Check" Assura - Run DRC ex. .. Full Custom IC - Logic Gate Schematic & Simulation Results. 1. NOT 2. 2NAND 3. 2NOR 4. 3NAND 5. 3NOR 6. 4NAND 7. 4NOR Full Custom IC - Logic Gate Simulation. Mobility 차로 인하여 N-MOS 와 P-MOS 는 서로 다른 WIDTH 를 가진다. N-MOS 의 WIDTH, 1um 를 기준으로, P-MOS 의 WIDTH 를 변수로 둔다. Check and Save. NOT_TEST Schematic. Simulation. Launch - ADE_L Variables - Copy From Cellview. VIN 에 500m WIDTH 에 2u Simulation 을 통해 다시 조정할 값이기 때문에 아무 의미 없다. Analyses - Choose VIN 은 0V 부터 1V 까지 10mV step 으로 진행. 다른 방법으로, Simulation - Netlist and Run Errors: 0 Warnings: 0 ...successful. compose si.. Full Custom IC - Logic Gate Symbol. 이제 Not Gate 의 Symbol 을 만든다. Create - Cellview - From Cellview. symbol. Circle 과 Line 을 활용해서 NOT Gate 의 Symbol 을 그린다. NOT Label 도 만들어준다. 그리고 Check and Save. Gate 가 정상적으로 동작하는지 확인하기 위해 NOT_TEST 를 만들면 Schematic 창이 열린다. Instance I - PJH Library 의 NOT cell. Wire 로 VIN, VDD, VSS Label 을 연결하고 VOUT 은 Pin 을 연결한다. 해당 Label. analogLib Library - vdc, gnd cell. Check and Save. INFO (SCH-1426): Schematic chec.. Full Custom IC - Logic Gate Schematic. Logic Gate, NOT N-MOS 하나와 P-MOS 하나로 이루어진 NOT Gate 의 Circuit 형태는 다음과 같다. P-MOS 와 N-MOS 의 Body 는 Source 와 연결되어 각각 VDD, VSS(GND) 로 이어진다. Fig 10.59 에서 Body 는 생략. Create - Instance, 단축키 I Image 를 드래그해서 Schematic 창으로 가져옴. 클릭 안해도 됨. N-MOS P-MOS Fig 10.59 처럼 P-MOS 의 Body, Source 는 VDD 로, N-MOS 의 Body, Source 는 VSS(GND) 로 연결한다. Pin, Label 추가. Pin 과 Label 은 연결되어 있음. VOUT 은 Direction 을 output 으로 설정. Schema.. Full Custom IC - Virtuoso. ex. cd gpdk090_v4.6 입력. virtuoso & 을 입력하면 다음과 같은 log 창이 뜬다. 먼저 Library 를 만들어야 한다. Tools - Library Manager File - New - Library 클릭. 다시 Library Manager 창에서 File - New - Cellview Library 안에 Cell 을 생성. Schematic, Layout 등 어떤 Type의 View 를 만들 것인지 선택. Cell name 을 입력하고 OK 를 누르면 다음과 같은 Schematic 창이 나옴. Options - Display 에서 격자 범위를 지정. Spacing 0.0625, Snap Spacing 0.03125 변경. The Intrinsic Carrier Concentration. 진성 반도체의 CB(Conduction band) 내 전자의 농도와 VB(Valence band) 내 정공의 농도가 같고, 각 전자와 정공의 농도를 ni, pi 로 표기할 수 있다. [ ni = pi ] 진성 반도체의 페르미 에너지 레벨을 Intrinsic Fermi energy, 또는 EFi 로 부른다. [ E = EFi ] p0 와 n0 식을 진성 반도체에 적용시키면 다음과 같은 식을 얻을 수 있다. 두 식의 곱은 다음과 같다. Eg 는 밴드갭 에너지다. Constant temperature 에서 반도체 물질의 ni 값은 Constant 하고, Fermi Energy 에 무관하다. T = 300K 에서 실리콘의 진성 캐리어 농도는 Table 4.1 의 effective density of states.. 이전 1 ··· 6 7 8 9 10 11 12 ··· 18 다음
